structure PCI_X_CAPABILITY (wdm.h)
La structure de PCI_X_CAPABILITY indique le contenu des commandes et status registres d’un appareil conforme à l’addenda PCI-X à la spécification du bus local PCI.
Syntaxe
typedef struct {
PCI_CAPABILITIES_HEADER Header;
union {
struct {
USHORT DataParityErrorRecoveryEnable : 1;
USHORT EnableRelaxedOrdering : 1;
USHORT MaxMemoryReadByteCount : 2;
USHORT MaxOutstandingSplitTransactions : 3;
USHORT Reserved : 9;
} bits;
USHORT AsUSHORT;
} Command;
union {
struct {
ULONG FunctionNumber : 3;
ULONG DeviceNumber : 5;
ULONG BusNumber : 8;
ULONG Device64Bit : 1;
ULONG Capable133MHz : 1;
ULONG SplitCompletionDiscarded : 1;
ULONG UnexpectedSplitCompletion : 1;
ULONG DeviceComplexity : 1;
ULONG DesignedMaxMemoryReadByteCount : 2;
ULONG DesignedMaxOutstandingSplitTransactions : 3;
ULONG DesignedMaxCumulativeReadSize : 3;
ULONG ReceivedSplitCompletionErrorMessage : 1;
ULONG CapablePCIX266 : 1;
ULONG CapablePCIX533 : 1;
} bits;
ULONG AsULONG;
} Status;
} PCI_X_CAPABILITY, *PPCI_X_CAPABILITY;
Membres
Header
Contient une structure de type PCI_CAPABILITIES_HEADER qui identifie la fonctionnalité et fournit un lien vers la description de la fonctionnalité suivante.
Command
Définit l’union de commandes .
Command.bits
Définit la structure bits .
Command.bits.DataParityErrorRecoveryEnable
Indique que le bit de récupération d’erreur de parité de données est défini dans le registre de commandes de l’appareil et que l’appareil tente de récupérer à partir d’erreurs de parité de données. Pour plus d’informations sur l’importance de la valeur dans le bit de récupération d’erreur de parité, consultez spécification du bus local PCI.
Command.bits.EnableRelaxedOrdering
Indique que l’activation du bit d’ordre souple est définie dans le registre de commandes de l’appareil. L’appareil est ainsi libre d’adopter une stratégie de classement des transactions plus souple. Pour plus d’informations sur la façon dont ce bit affecte l’ordre des transactions, consultez spécification du bus local PCI.
Command.bits.MaxMemoryReadByteCount
Indique le nombre maximal d’octets, enregistré dans le registre de commandes, que l’appareil utilise lors du lancement d’une commande de lecture de la mémoire de rafale. Pour plus d’informations sur la façon dont ce bit affecte les commandes de lecture, consultez spécification du bus local PCI.
Command.bits.MaxOutstandingSplitTransactions
Indique le nombre maximal de transactions fractionnées, enregistrées dans le registre de commandes, que l’appareil peut lancer de manière asynchrone. Pour plus d’informations sur la façon dont cette valeur affecte les transactions fractionnées, consultez spécification du bus local PCI.
Command.bits.Reserved
Réservé pour un usage futur.
Command.AsUSHORT
Signale les données dans le registre de commandes de l’appareil sous la forme d’un entier long non signé.
Status
Définit l’union d’état .
Status.bits
Définit la structure bits .
Status.bits.FunctionNumber
Indique la valeur dans le champ numéro de fonction d’une adresse d’une transaction de configuration de type 0. Pour plus d’informations sur la signification de ce nombre, consultez spécification du bus local PCI.
Status.bits.DeviceNumber
Indique la valeur dans le champ numéro d’appareil de l’adresse d’une transaction de configuration de type 0. Pour plus d’informations sur la signification de ce nombre, consultez spécification du bus local PCI.
Status.bits.BusNumber
Indique le numéro du segment de bus sur lequel se trouve l’appareil. Pour plus d’informations sur la signification de ce nombre, consultez spécification du bus local PCI.
Status.bits.Device64Bit
Indique quand 1 que le bus a une largeur de 64 bits. Quand 0, le bus a une largeur de 32 bits. Pour plus d’informations sur la signification de l’appareil 64 bits du status registre, consultez spécification du bus local PCI.
Status.bits.Capable133MHz
Indique quand 1 que la fréquence de fonctionnement maximale de l’appareil est de 133 MHz. Indique quand 0 que la fréquence de fonctionnement maximale de l’appareil est de 66 MHz. Pour plus d’informations sur la signification de status 133 MHz compatibles du registre, consultez spécification du bus local PCI.
Status.bits.SplitCompletionDiscarded
Indique quand 1 que l’appareil a ignoré une transaction de saisie semi-automatique, car le demandeur l’a rejetée. La valeur 0 indique que l’appareil n’a ignoré aucune transaction de saisie semi-automatique depuis status que le bit ignoré de l’achèvement fractionné du registre a été effacé pour la dernière fois. Pour plus d’informations sur le bit ignoré de la saisie semi-automatique du registre de status, consultez spécification du bus local PCI.
Status.bits.UnexpectedSplitCompletion
Indique quand 1 que l’appareil a reçu une transaction de saisie semi-automatique avec l’ID du demandeur de l’appareil. Indique quand 0 que l’appareil n’a pas reçu ce type de transaction. Pour plus d’informations sur la signification du bit d’achèvement fractionné inattendu du registre status, consultez spécification du bus local PCI.
Status.bits.DeviceComplexity
Indique quand 1 que l’appareil est un appareil de pont. Lorsque 0, l’appareil n’est pas un appareil de pont. Pour plus d’informations sur la signification du bit de complexité de l’appareil du status registre, consultez spécification du bus local PCI.
Status.bits.DesignedMaxMemoryReadByteCount
Indique le nombre maximal d’octets, défini dans le registre status, que l’appareil utilise lorsqu’il lance une séquence de lecture. Pour plus d’informations sur la signification de cette valeur, consultez spécification du bus local PCI.
Status.bits.DesignedMaxOutstandingSplitTransactions
Indique le nombre maximal de transactions fractionnées, définies dans le registre status, que l’appareil peut autoriser à tout moment. Pour plus d’informations sur la signification de cette valeur, consultez spécification du bus local PCI.
Status.bits.DesignedMaxCumulativeReadSize
Indique le nombre maximal de transactions de lecture de mémoire de rafale, défini dans le registre status, que l’appareil autorise à tout moment. Pour plus d’informations sur cette valeur, consultez spécification du bus local PCI.
Status.bits.ReceivedSplitCompletionErrorMessage
Indique quand 1 que l’appareil a reçu un message d’erreur de saisie semi-automatique. Indique quand 0 que l’appareil n’a pas reçu de message d’erreur de saisie semi-automatique.
Status.bits.CapablePCIX266
Définit le membre ULONGCapablePCIX266.
Status.bits.CapablePCIX533
Définit le membre ULONGCapablePCIX533.
Status.AsULONG
Signale les données dans le status d’enregistrement de l’appareil sous la forme d’un entier long non signé.
Configuration requise
| Condition requise | Valeur |
|---|---|
| Client minimal pris en charge | Windows 10 |
| En-tête | wdm.h (inclure Wdm.h, Miniport.h) |