structure PCI_X_CAPABILITY (wdm.h)
La structure PCI_X_CAPABILITY signale le contenu des registres de commande et d’état d’un appareil conforme à l'PCI-X Addenda à la spécification PCI Local Bus.
Syntaxe
typedef struct {
PCI_CAPABILITIES_HEADER Header;
union {
struct {
USHORT DataParityErrorRecoveryEnable : 1;
USHORT EnableRelaxedOrdering : 1;
USHORT MaxMemoryReadByteCount : 2;
USHORT MaxOutstandingSplitTransactions : 3;
USHORT Reserved : 9;
} bits;
USHORT AsUSHORT;
} Command;
union {
struct {
ULONG FunctionNumber : 3;
ULONG DeviceNumber : 5;
ULONG BusNumber : 8;
ULONG Device64Bit : 1;
ULONG Capable133MHz : 1;
ULONG SplitCompletionDiscarded : 1;
ULONG UnexpectedSplitCompletion : 1;
ULONG DeviceComplexity : 1;
ULONG DesignedMaxMemoryReadByteCount : 2;
ULONG DesignedMaxOutstandingSplitTransactions : 3;
ULONG DesignedMaxCumulativeReadSize : 3;
ULONG ReceivedSplitCompletionErrorMessage : 1;
ULONG CapablePCIX266 : 1;
ULONG CapablePCIX533 : 1;
} bits;
ULONG AsULONG;
} Status;
} PCI_X_CAPABILITY, *PPCI_X_CAPABILITY;
Membres
Header
Contient une structure de type PCI_CAPABILITIES_HEADER qui identifie la fonctionnalité et fournit un lien vers la description de la fonctionnalité suivante.
Command
Définit l’union commande.
Command.bits
Définit la structure bits.
Command.bits.DataParityErrorRecoveryEnable
Indique que le bit de récupération d’erreur de parité des données est défini dans le registre de commandes de l’appareil et que l’appareil tente de récupérer à partir d’erreurs de parité de données. Pour plus d’informations sur l’importance de la valeur dans le bit de récupération d’erreur de parité, consultez la spécification PCI Local Bus.
Command.bits.EnableRelaxedOrdering
Indique que le bit d’ordre souple activé est défini dans le registre de commandes de l’appareil. Cela laisse l’appareil libre d’adopter une stratégie de commande de transaction plus souple. Pour plus d’informations sur la façon dont ce bit affecte l’ordre des transactions, consultez la spécification PCI Local Bus.
Command.bits.MaxMemoryReadByteCount
Signale le nombre maximal d’octets, enregistré dans le registre de commandes, que l’appareil utilise lors du lancement d’une commande de lecture de mémoire en rafale. Pour plus d’informations sur la façon dont ces effets binaires lisent les commandes, consultez la spécification PCI Local Bus.
Command.bits.MaxOutstandingSplitTransactions
Signale le nombre maximal de transactions fractionnées, enregistrées dans le registre de commandes, que l’appareil peut lancer de manière asynchrone. Pour plus d’informations sur la façon dont cette valeur affecte les transactions fractionnées, consultez la spécification PCI Local Bus.
Command.bits.Reserved
Réservé pour une utilisation ultérieure.
Command.AsUSHORT
Signale les données dans la commande de l’appareil s’inscrivent sous la forme d’un entier long non signé.
Status
Définit l’union Status.
Status.bits
Définit la structure bits.
Status.bits.FunctionNumber
Indique la valeur dans le champ numéro de fonction d’une adresse d’une transaction de configuration de type 0. Pour plus d’informations sur la signification de ce nombre, consultez la spécification PCI Local Bus.
Status.bits.DeviceNumber
Indique la valeur dans le champ numéro d’appareil de l’adresse d’une transaction de configuration de type 0. Pour plus d’informations sur la signification de ce nombre, consultez la spécification PCI Local Bus.
Status.bits.BusNumber
Indique le nombre du segment de bus sur lequel se trouve l’appareil. Pour plus d’informations sur la signification de ce nombre, consultez la spécification PCI Local Bus.
Status.bits.Device64Bit
Indique quand 1 que le bus est de 64 bits de large. Lorsque 0 le bus est large de 32 bits. Pour plus d’informations sur la signification de l’appareil du registre d’état 64 bits, consultez la spécification PCI Local Bus.
Status.bits.Capable133MHz
Indique quand 1 que la fréquence d’exploitation maximale de l’appareil est de 133 MHz. Indique quand 0 que la fréquence d’exploitation maximale de l’appareil est de 66 MHz. Pour plus d’informations sur la signification du registre d’état capable de 133 Mhz, consultez la spécification PCI Local Bus.
Status.bits.SplitCompletionDiscarded
Indique quand 1 que l’appareil a ignoré une transaction d’achèvement fractionnée, car le demandeur l’a rejeté. La valeur 0 indique que l’appareil n’a ignoré aucune transaction de saisie semi-automatique fractionnée, car le bit ignoré du registre d’état a été effacé pour la dernière fois. Pour plus d’informations sur la saisie semi-automatique de fractionnement du registre d’état ignorée, consultez la spécification PCI Local Bus.
Status.bits.UnexpectedSplitCompletion
Indique quand 1 que l’appareil a reçu une transaction d’achèvement fractionnée avec l’ID de demandeur de l’appareil. Indique quand 0 que l’appareil n’a pas reçu ce type de transaction. Pour plus d’informations sur la signification du bit d’achèvement de fractionnement inattendu du registre d’état, consultez la spécification PCI Local Bus.
Status.bits.DeviceComplexity
Indique quand 1 que l’appareil est un appareil de pont. Lorsque 0 l’appareil n’est pas un appareil pont. Pour plus d’informations sur la signification du bit de complexité de l’appareil du registre d’état, consultez la spécification PCI Local Bus.
Status.bits.DesignedMaxMemoryReadByteCount
Signale le nombre maximal d’octets, défini dans le registre d’état, que l’appareil utilise lorsqu’il lance une séquence de lecture. Pour plus d’informations sur la signification de cette valeur, consultez la spécification PCI Local Bus.
Status.bits.DesignedMaxOutstandingSplitTransactions
Signale le nombre maximal de transactions fractionnées, définies dans le registre d’état, que l’appareil peut autoriser à tout moment. Pour plus d’informations sur la signification de cette valeur, consultez la spécification PCI Local Bus.
Status.bits.DesignedMaxCumulativeReadSize
Signale le nombre maximal de transactions de lecture de mémoire en rafale, définies dans le registre d’état, que l’appareil autorise à tout moment. Pour plus d’informations sur cette valeur, consultez la spécification PCI Local Bus.
Status.bits.ReceivedSplitCompletionErrorMessage
Indique quand 1 que l’appareil a reçu un message d’erreur d’achèvement fractionné. Indique quand 0 que l’appareil n’a pas reçu de message d’erreur d’achèvement fractionné.
Status.bits.CapablePCIX266
Définit le membre ULONGCapablePCIX266.
Status.bits.CapablePCIX533
Définit le membre ULONGCapablePCIX533.
Status.AsULONG
Signale les données du registre d’état de l’appareil sous la forme d’un entier long non signé.
Exigences
| Exigence | Valeur |
|---|---|
| client minimum pris en charge | Windows 10 |
| d’en-tête | wdm.h (include Wdm.h, Miniport.h) |