PCI_X_CAPABILITY結構 (miniport.h)
PCI_X_CAPABILITY結構會報告符合PCI本機總線規格PCI-X附加元件之裝置命令和狀態緩存器的內容。
語法
typedef struct {
PCI_CAPABILITIES_HEADER Header;
union {
struct {
USHORT DataParityErrorRecoveryEnable : 1;
USHORT EnableRelaxedOrdering : 1;
USHORT MaxMemoryReadByteCount : 2;
USHORT MaxOutstandingSplitTransactions : 3;
USHORT Reserved : 9;
} bits;
USHORT AsUSHORT;
} Command;
union {
struct {
ULONG FunctionNumber : 3;
ULONG DeviceNumber : 5;
ULONG BusNumber : 8;
ULONG Device64Bit : 1;
ULONG Capable133MHz : 1;
ULONG SplitCompletionDiscarded : 1;
ULONG UnexpectedSplitCompletion : 1;
ULONG DeviceComplexity : 1;
ULONG DesignedMaxMemoryReadByteCount : 2;
ULONG DesignedMaxOutstandingSplitTransactions : 3;
ULONG DesignedMaxCumulativeReadSize : 3;
ULONG ReceivedSplitCompletionErrorMessage : 1;
ULONG CapablePCIX266 : 1;
ULONG CapablePCIX533 : 1;
} bits;
ULONG AsULONG;
} Status;
} PCI_X_CAPABILITY, *PPCI_X_CAPABILITY;
成員
Header
包含 類型為 PCI_CAPABILITIES_HEADER 的結構，可識別功能並提供下一個功能描述的連結。
Command
定義 命令 聯集。
Command.bits
定義 Command.bits 結構。
Command.bits.DataParityErrorRecoveryEnable
指出數據同位錯誤修復位是在裝置的命令緩存器中設定，而裝置會嘗試從數據同位錯誤中復原。 如需同位錯誤復原位中值重要性的詳細資訊，請參閱 PCI本機總線規格。
Command.bits.EnableRelaxedOrdering
指出在裝置的命令緩存器中設定啟用寬鬆排序位。 這可讓裝置自由採用更寬鬆的交易排序原則。 如需此位如何影響交易順序的詳細資訊，請參閱 PCI本機總線規格。
Command.bits.MaxMemoryReadByteCount
報告在命令快取器中記錄的最大位元組計數，裝置在起始高載記憶體讀取命令時會使用。 如需此位效果如何讀取命令的詳細資訊，請參閱 PCI本機總線規格。
Command.bits.MaxOutstandingSplitTransactions
報告在命令緩存器中記錄的分割交易數目上限，裝置可以異步起始。 如需此值如何影響分割交易的詳細資訊，請參閱 PCI本機總線規格。
Command.bits.Reserved
保留的。
Command.AsUSHORT
以不帶正負號長整數的形式報告裝置命令緩存器中的數據。
Status
定義 狀態 聯集。
Status.bits
定義 Status.bits 結構。
Status.bits.FunctionNumber
指出類型 0 組態交易位址之函式編號欄位中的值。 如需此數位意義的詳細資訊，請參閱 PCI本機總線規格。
Status.bits.DeviceNumber
指出類型 0 組態交易位址之裝置編號欄位中的值。 如需此數位意義的詳細資訊，請參閱 PCI本機總線規格。
Status.bits.BusNumber
指出裝置所在的總線區段數目。 如需此數位意義的詳細資訊，請參閱 PCI本機總線規格。
Status.bits.Device64Bit
指出總線寬度為64位的時機。 當總線寬度為32位時為0。 如需狀態快取器裝置 64 位意義的詳細資訊，請參閱 PCI 本機總線規格。
Status.bits.Capable133MHz
指出裝置的作業頻率上限為 133 MHz 的時機。 指出裝置的作業頻率上限為 66 MHz 時為 0。 如需狀態快取器支援 133 Mhz 位之意義的詳細資訊，請參閱 PCI 本機總線規格。
Status.bits.SplitCompletionDiscarded
指出裝置何時捨棄分割完成交易，因為要求者拒絕它。 值為 0 表示裝置尚未捨棄任何分割完成交易，因為上次清除狀態緩存器的分割完成捨棄位。 如需狀態快取器的分割完成捨棄位的詳細資訊，請參閱 PCI本機總線規格。
Status.bits.UnexpectedSplitCompletion
指出裝置何時收到具有裝置要求者標識碼的分割完成交易。 指出裝置未收到這類交易的時機。 如需狀態快取器非預期分割完成位意義的詳細資訊，請參閱 PCI本機總線規格。
Status.bits.DeviceComplexity
指出裝置是網橋裝置的時機 1。 當 0 裝置不是網橋裝置時。 如需狀態快取器裝置複雜度位意義的詳細資訊，請參閱 PCI本機總線規格。
Status.bits.DesignedMaxMemoryReadByteCount
報告在狀態快取器中定義的位元組計數上限，裝置會在起始讀取序列時使用。 如需此值意義的詳細資訊，請參閱 PCI本機總線規格。
Status.bits.DesignedMaxOutstandingSplitTransactions
報告狀態快取器中定義的分割交易數目上限，裝置可以隨時允許。 如需此值意義的詳細資訊，請參閱 PCI本機總線規格。
Status.bits.DesignedMaxCumulativeReadSize
報告裝置在任何時間允許的狀態緩存器中定義的高載記憶體讀取交易數目上限。 如需此值的詳細資訊，請參閱 PCI本機總線規格。
Status.bits.ReceivedSplitCompletionErrorMessage
指出裝置何時收到分割完成錯誤訊息。 指出裝置何時未收到分割完成錯誤訊息。
Status.bits.CapablePCIX266
定義 ULONG 成員 CapablePCIX266。
Status.bits.CapablePCIX533
定義 ULONG 成員 CapablePCIX533。
Status.AsULONG
以不帶正負號長整數的形式報告裝置狀態緩存器中的數據。
規格需求
| 需求 | 值 |
|---|---|
| 標頭 | miniport.h (包括 Wdm.h、Miniport.h) |