Coreinfo v3.6

아티클
08/04/2023

Mark Russinovich 제공

게시일: 2022년 9월 29일

Coreinfo 다운로드(531KB)

소개

Coreinfo는 논리적 프로세서와 물리적 프로세서, NUMA 노드 및 이들이 상주하는 소켓 간의 매핑과 각 논리적 프로세서에 할당된 캐시를 보여주는 명령줄 유틸리티입니다. Windows의 GetLogicalProcessorInformation 함수를 사용하여 이 정보를 얻고 화면에 출력합니다. 이는 별표('*')가 있는 논리적 프로세서에 대한 매핑을 나타냅니다. Coreinfo는 시스템의 프로세서 및 캐시 토폴로지에 대한 통찰력을 얻는 데 유용합니다.

설치

아카이브를 디렉터리로 추출한 다음 32비트 Windows 버전의 경우 콘솔에 해당 디렉터리 Coreinfo 또는 64비트 버전의 경우 Coreinfo64를 입력하여 Coreinfo를 실행합니다.

CoreInfo 사용

각 리소스에 대해 지정된 리소스에 해당하는 OS 표시 프로세서의 맵을 표시하며 '*'는 적용 가능한 프로세서를 나타냅니다. 예를 들어, 4코어 시스템에서 코어 3과 4가 공유하는 맵이 있는 캐시 출력의 한 줄이 있습니다.

사용법: coreinfo [-c][-f][-g][-l][-n][-s][-m][-v]

매개 변수	Description
-c	코어에 대한 덤프 정보.
-f	핵심 기능 정보를 덤프합니다.
-g	그룹에 대한 덤프 정보.
-l	캐시에 정보를 덤프합니다.
-n	NUMA 노드에 대한 정보를 덤프합니다.
-s	소켓에 대한 정보를 덤프합니다.
-m	덤프 NUMA 액세스 비용.
-v	2단계 주소 변환 지원을 포함하여 가상화 관련 기능만 덤프합니다.
(Intel 시스템에 대한 관리 권한 필요).

-v를 제외한 모든 옵션이 기본적으로 선택됩니다.

핵심 정보 출력:

Coreinfo v3.03 - Dump information on system CPU and memory topology
Copyright (C) 2008-2011 Mark Russinovich
Sysinternals - www.sysinternals.com

Intel(R) Xeon(R) CPU           W3520  @ 2.67GHz
Intel64 Family 6 Model 26 Stepping 5, GenuineIntel
EM64T           *       Supports 64-bit mode
VMX             -       Supports Intel hardware-assisted virtualization
SVM             -       Supports AMD hardware-assisted virtualization
HYPERVISOR      *       Hypervisor is present
HTT             *       Supports hyper-threading

SMX             -       Supports Intel trusted execution
SKINIT          -       Supports AMD SKINIT
EIST            *       Supports Enhanced Intel Speedstep

NX              *       Supports no-execute page protection
PAGE1GB         -       Supports 1GB large pages
PAE             *       Supports &gt; 32-bit physical addresses
PAT             *       Supports Page Attribute Table
PSE             *       Supports 4-MB pages
PSE36           *       Supports &gt; 32-bit address 4-MB pages
PGE             *       Supports global bit in page tables
SS              *       Supports bus snooping for cache operations
VME             *       Supports Virtual-8086 mode

FPU             *       Implements i387 FP instructions
MMX             *       Supports MMX instruction set
MMXEXT          -       Implements AMD MMX extensions
3DNOW           -       Supports 3DNow! instructions
3DNOWEXT        -       Supports 3DNow! extension instructions
SSE             *       Supports Streaming SIMD Extensions
SSE2            *       Supports Streaming SIMD Extensions 2
SSE3            *       Supports Streaming SIMD Extensions 3
SSSE3           *       Supports Supplemental SIMD Extensions 3
SSE4.1          *       Supports Streaming SIMD Extensions 4.1
SSE4.2          *       Supports Streaming SIMD Extensions 4.2

AES             -       Supports AES extensions
AVX             -       Supports AVX instruction extensions
FMA             -       Supports FMA extensions using YMM state
MSR             *       Implements RDMSR/WRMSR instructions
MTTR            *       Supports Mmeory Type Range Registers
XSAVE           -       Supports XSAVE/XRSTOR instructions
OSXSAVE         -       Supports XSETBV/XGETBV instructions

CMOV            *       Supports CMOVcc instruction
CLFSH           *       Supports CLFLUSH instruction
CX8             *       Supports compare and exchange 8-byte instructions
CX16            *       Supports CMPXCHG16B instruction
DCA             -       Supports prefetch from memory-mapped device
F16C            -       Supports half-precision instruction
FXSR            *       Supports FXSAVE/FXSTOR instructions
FFXSR           -       Supports optimized FXSAVE/FSRSTOR instruction
MONITOR         -       Supports MONITOR and MWAIT instructions
MOVBE           -       Supports MOVBE instruction
PCLULDQ         -       Supports PCLMULDQ instruction
POPCNT          *       Supports POPCNT instruction
SEP             *       Supports fast system call instructions

DE              *       Supports I/O breakpoints including CR4.DE
DTES64          -       Can write history of 64-bit branch addresses
DS              -       Implements memory-resident debug buffer
DS-CPL          -       Supports Debug Store feature with CPL
PCID            -       Supports PCIDs and settable CR4.PCIDE
PDCM            -       Supports Performance Capabilities MSR
RDTSCP          *       Supports RDTSCP instruction
TSC             *       Supports RDTSC instruction
TSC-DEADLINE    -       Local APIC supports one-shot deadline timer
xTPR            *       Supports disabling task priority messages

ACPI            *       Implements MSR for power management
TM              *       Implements thermal monitor circuitry
TM2             *       Implements Thermal Monitor 2 control
APIC            *       Implements software-accessible local APIC
x2APIC          -       Supports x2APIC

CNXT-ID         -       L1 data cache mode adaptive or BIOS

MCE             *       Supports Machine Check, INT18 and CR4.MCE
MCA             *       Implements Machine Check Architecture
PBE             *       Supports use of FERR#/PBE# pin

PSN             -       Implements 96-bit processor serial number

Logical to Physical Processor Map:
*---  Physical Processor 0
-*--  Physical Processor 1
--*-  Physical Processor 2
---*  Physical Processor 3

Logical Processor to Socket Map:
****  Socket 0

Logical Processor to NUMA Node Map:
****  NUMA Node 0

Logical Processor to Cache Map:
*---  Data Cache          0, Level 1,   32 KB, Assoc   8, LineSize  64
*---  Instruction Cache   0, Level 1,   32 KB, Assoc   4, LineSize  64
*---  Unified Cache       0, Level 2,  256 KB, Assoc   8, LineSize  64
-*--  Data Cache          1, Level 1,   32 KB, Assoc   8, LineSize  64
-*--  Instruction Cache   1, Level 1,   32 KB, Assoc   4, LineSize  64
-*--  Unified Cache       1, Level 2,  256 KB, Assoc   8, LineSize  64
--*-  Data Cache          2, Level 1,   32 KB, Assoc   8, LineSize  64
--*-  Instruction Cache   2, Level 1,   32 KB, Assoc   4, LineSize  64
--*-  Unified Cache       2, Level 2,  256 KB, Assoc   8, LineSize  64
---*  Data Cache          3, Level 1,   32 KB, Assoc   8, LineSize  64
---*  Instruction Cache   3, Level 1,   32 KB, Assoc   4, LineSize  64
---*  Unified Cache       3, Level 2,  256 KB, Assoc   8, LineSize  64
****  Unified Cache       4, Level 3,    8 MB, Assoc  16, LineSize  64

Logical Processor to Group Map:
****  Group 0

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